home *** CD-ROM | disk | FTP | other *** search
/ Atari Mega Archive 1 / Atari Mega Archive - Volume 1.iso / telecomm / sticpsrc.lzh / SOURCE.ARC / 8250.H < prev    next >
C/C++ Source or Header  |  1988-06-14  |  4KB  |  106 lines
  1. /* Various I/O definitions specific to asynch I/O on the IBM PC */
  2.  
  3. extern unsigned nasy;        /* Actual number of asynch lines */
  4.  
  5. /* Output pseudo-dma control structure */
  6. struct dma {
  7.     char *data;    /* current output pointer */
  8.     unsigned short cnt;    /* byte count remaining */
  9.     char flags;    /* transmitter active */
  10. };
  11.  
  12. /* Read fifo control structure */
  13. struct fifo {
  14.     char *buf;        /* Ring buffer */
  15.     unsigned bufsize;    /* Size of ring buffer */
  16.     char *wp;        /* Write pointer */
  17.     char *rp;        /* Read pointer */
  18.     unsigned short cnt;    /* count of characters in buffer */
  19. };
  20.  
  21. /* Asynch controller control block */
  22. struct asy {
  23.     struct fifo fifo;
  24.     struct dma dma;
  25.     unsigned addr;        /* Base I/O address */
  26.     unsigned vec;        /* Interrupt vector */
  27.     unsigned speed;        /* Line speed */
  28.     struct {        /* Previous configuration saved at startup */
  29.         void (*vec)();    /* Original interrupt vector [cs:pc] */
  30.         char mask;    /* 8259 mask */
  31.         char divh,divl;    /* baud rate divisor */
  32.         char lcr;    /* line control reg */
  33.         char ier;    /* Interrupt enable register */
  34.         char mcr;    /* modem control bits */
  35.     } save;
  36. };
  37. extern struct asy asy[];
  38.  
  39. #define    BAUDCLK    115200L        /* 1.8432 Mhz / 16 */
  40.  
  41. /* 8250 definitions */
  42. /* Control/status register offsets from base address */
  43. #define    THR    0        /* Transmitter holding register */
  44. #define    RBR    0        /* Receiver buffer register */
  45. #define    DLL    0        /* Divisor latch LSB */
  46. #define    DLM    1        /* Divisor latch MSB */
  47. #define    IER    1        /* Interrupt enable register */
  48. #define    IIR    2        /* Interrupt ident register */
  49. #define    LCR    3        /* Line control register */
  50. #define    MCR    4        /* Modem control register */
  51. #define    LSR    5        /* Line status register */
  52. #define    MSR    6        /* Modem status register */
  53.  
  54. /* 8250 Line Control Register */
  55. #define    LCR_5BITS    0    /* 5 bit words */
  56. #define    LCR_6BITS    1    /* 6 bit words */
  57. #define    LCR_7BITS    2    /* 7 bit words */
  58. #define    LCR_8BITS    3    /* 8 bit words */
  59. #define    LCR_NSB        4    /* Number of stop bits */
  60. #define    LCR_PEN        8    /* Parity enable */
  61. #define    LCR_EPS        0x10    /* Even parity select */
  62. #define    LCR_SP        0x20    /* Stick parity */
  63. #define    LCR_SB        0x40    /* Set break */
  64. #define    LCR_DLAB    0x80    /* Divisor Latch Access Bit */
  65.  
  66. /* 8250 Line Status Register */
  67. #define    LSR_DR    1    /* Data ready */
  68. #define    LSR_OE    2    /* Overrun error */
  69. #define    LSR_PE    4    /* Parity error */
  70. #define    LSR_FE    8    /* Framing error */
  71. #define    LSR_BI    0x10    /* Break interrupt */
  72. #define    LSR_THRE 0x20    /* Transmitter line holding register empty */
  73. #define    LSR_TSRE 0x40    /* Transmitter shift register empty */
  74.  
  75. /* 8250 Interrupt Identification Register */
  76. #define    IIR_IP        1    /* 0 if interrupt pending */
  77. #define    IIR_ID        6    /* Mask for interrupt ID */
  78. #define    IIR_RLS        6    /* Receiver Line Status interrupt */
  79. #define    IIR_RDA        4    /* Receiver data available interrupt */
  80. #define    IIR_THRE    2    /* Transmitter holding register empty int */
  81. #define    IIR_MSTAT    0    /* Modem status interrupt */
  82.  
  83. /* 8250 interrupt enable register bits */
  84. #define    IER_DAV    1    /* Data available interrupt */
  85. #define    IER_TxE    2    /* Tx buffer empty interrupt */
  86. #define    IER_RLS    4    /* Receive line status interrupt */
  87. #define    IER_MS    8    /* Modem status interrupt */
  88.  
  89. /* 8250 Modem control register */
  90. #define    MCR_DTR    1    /* Data Terminal Ready */
  91. #define    MCR_RTS    2    /* Request to Send */
  92. #define    MCR_OUT1 4    /* Out 1 (not used) */
  93. #define    MCR_OUT2 8    /* Master interrupt enable (actually OUT 2) */
  94. #define    MCR_LOOP 0x10    /* Loopback test mode */
  95.  
  96. /* 8250 Modem Status Register */
  97. #define    MSR_DCTS 1    /* Delta Clear-to-Send */
  98. #define    MSR_DDSR 2    /* Delta Data Set Ready */
  99. #define    MSR_TERI 4    /* Trailing edge ring indicator */
  100. #define    MSR_DRLSD 8    /* Delta Rx Line Signal Detect */
  101. #define    MSR_CTS    0x10    /* Clear to send */
  102. #define    MSR_DSR 0x20    /* Data set ready */
  103. #define    MSR_RI    0x40    /* Ring indicator */
  104. #define    MSR_RLSD 0x80    /* Received line signal detect */
  105.  
  106.